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에너지원별 주요 특허

특허명 중국) Method for manufacturing solar cell
국가 [중국]  출원인 Trina Solar Co., Ltd(CN)
우선권 번호 CN 2023-10548868 우선일 2023.05.16
출원번호 EP 2023-204939 출원일 2023.10.20
등록번호 EP 4287271 B1 특허 등록일 2025.05.14
패밀리특허 US 2024-0387768 A1, US 2024-0063324 A1, US 12125937 B2, US 12002899 B2, JP 2024-174942 A, JP 7635334 B2, JP 7553680 B2, EP 4543168 A1, EP 4287271 B1, EP 4287269 B1, DE 20-2023-002950 U1, CN 116995134 A, CN 116314382 B, AU 2024219993 A1, AU 2023251513 B2, AU 2023251504 B2, MX 2024005802 A, MX 2024005801 A, ES 3035936 T3, ES 3034374 T3 IPC H10F-077/30 H10F-077/70 H10F-010/14 H10F-071/00
산업구분 [태양에너지]  등록일 2025.11.27
본 출원은 태양 전지의 제조 방법에 관한 것이다. 이 방법에서, 기판 및 도핑된 전도성 재료 층을 포함하는 웨이퍼가 제공된다. 기판의 제1 표면 및 제1 측면의 일부는 텍스처링된 구조물을 포함한다. 도핑된 전도성 재료 층은 텍스처링된 구조물을 덮는다. 패시베이팅 콘택 재료 층이 웨이퍼의 각각의 표면 상에 형성된다. 패시베이팅 콘택 물질층이 형성된 웨이퍼를 기판의 두께 방향을 따라 절단하여 서브 웨이퍼를 형성함으로써, 도핑된 전도층을 형성한다. 패시베이팅 콘택 재료 층은 패시베이팅 콘택 층을 형성하도록 에칭된다. 제1 패시베이션층이 도핑된 전도층 상에 형성되고, 또한 웨이퍼의 절단에 의해 형성된 서브 웨이퍼의 측면인 절단부 측면(cut edge side surface)의 적어도 일부를 덮는다.
특허 원문 발췌
제목 :
Method for manufacturing solar cell
독립항 :
A method for manufacturing a solar cell, comprising: providing a wafer (101'), wherein the wafer comprises a substrate (10) and a doped conducting material layer (30'), the substrate comprises a first surface (F), a second surface (S), and a plurality of first side surfaces (C1), the first surface and the second surface are opposite to each other, the plurality of first side surfaces are adjacent to and between the first surface and the second surface, the first surface and a portion of the first side surface of the substrate comprise a textured structure (20), the doped conducting material layer is disposed on the first surface and the portion of the first side surface to cover the textured structure; forming a passivating contact material layer (50') on each surface of the wafer; cutting the wafer formed with the passivating contact material layer along the thickness direction of the substrate to form a sub-wafer (102), so as to cut the doped conducting material layer into a doped conducting layer (30); etching to remove the passivating contact material layer on a surface (F') of a first side of the sub-wafer and on each side surface of the sub-wafer, thereby forming a passivating contact layer (50) on the sub-wafer, wherein the surface of the first side of the sub-wafer corresponds to the first surface of the substrate; and forming a first passivation layer (40) on the doped conducting layer, wherein the first passivation layer covers the first surface and at least the portion of the first side surface, so as to cover at least the doped conducting layer, and the first passivation layer further covers at least a portion of a cut edge side surface (C2), the cut edge side surface is a side surface of the sub-wafer formed by cutting the wafer.
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